等离子体在半导体后端清洗的原理应用

虽然晶体管极长（小特征尺寸）的尺寸缩放带来了巨大的收益，但相关金属互连的特征尺寸向纳米级的演化导致电阻电容 (RC) 延迟增加，这会影响逻辑的整体性能的芯片。此问题是由于金属化层中的电阻 (R) 增加以及介电材料的电容所致引起的共同作用。

然而，尽管铜具有高导电性和强大的抗电迁移能力，但它很容易氧化并扩散到体硅和电介质中，从而导致器件性能下降。因此，通常在铜沉积之前镀金属（例如 Ta 或 TaN）阻挡层，以大限度地减少 Cu 扩散并增强 Cu 与低 k 电介质之间的粘附力。

因此，通常需要在沉积的 Cu 上覆盖一层介质阻挡层（如 SiN、SiCNH），以保护层间介质（ILD）并确保各金属化层的一致性。此外，由此产生的介电势垒-Cu 界面已被确定为后端互连中电迁移的主要途径，其中经常观察到覆盖材料的附着力差和分层。因此，获得干净的界面以及铜与阻挡层之间的牢固结合对于降低接触电阻并平衡电迁移和相应的应力至关重要。

已发现在沉积电介质阻挡层之前清洁铜表面特别具有挑战性，因为它涉及从现有化学机械平面化 (CMP) 工艺中去除表面氧化物、腐蚀抑制剂和其他有机污染物，并大限度地减少对铜表面的损害多孔低 k 介电层。